Logic Synthesis & Place Routing

IMPORT目录包含netlist及约束文件
IMPORT/netlist.v
IMPORT/design.sdc

约束文件主要内容： Cat design.sdc
Create_Clock -name sysclk [get_port CLK]
Set_Input_Delay – clock sysclk [get_port sda]
Set_output_delay -clock sysclk [get_port d0]
Set_driving_cell -lib libname -cell cellname [get_port sda]
Set_driving_Cell -lib libname -cell clockbufname [get_port CLK]
Set_load 0.0056 [get_ports d0]

Encounter Import netlist以及库文件
.lib库文件包含Best Case和Worst Case
Best /worst
Ss_125C_4.5V
Ff_m40C_5.5V

PR:
Floorplan

EXPORT
Netlist
Spef/sdf
Gds

IMPORT目录包含netlist及约束文件IMPORT/netlist.vIMPORT/design.sdc […]